KSD1-16发作随D／A信号起伏巨细而操控的纯净沟通讯号量。由三角波发作电路发作150 kHz

的三角波，由低频正弦波发作电路发作50 Hz的正弦波。两个信号别离一同送到比照

器的同相和反相输入端，在比照器的输出端将发作矩形波。该矩形波的频率与150 

kHz的三角波相同，该矩形波的脉冲宽度受50 Hz正弦波实时起伏的调制后，随50 Hz

正弦波实时起伏而改动，即已调制矩形波。将其送到高速电子开关中一个输入端，

并经过一级反向器反向，送到高速电子开关的别的一个输入端。本体系选用依据

KSD1-16与DSP协同作业进行视频处理的计划，完结视频收集、处理到传输的悉数进程。

实时视频图画处理中，低层的预处理算法处理的数据量大，对处理速度恳求高

，但算法相对比照简略，适宜于用FPGA进行硬件完结，这么能统筹速度及灵敏性。

高层的处理算法构造杂乱，适用于运算速度高、寻址办法灵敏、通讯机制强的DSP芯

片宋完结。

DSP+FPGA架构的最大特色是构造灵敏、有较强的通用性、适宜于模块化规划，

然后能够前进算法功率，一同其开发周期短、体系易于保护和晋级，适宜于实时视

频图画处理。

体系选用模块化的规划办法，将悉数体系区分为三有些：视频收集单元、视频

处理单元和视频传输单元。

悉数体系以FPGA作为中心操控单元并完结视频信号的中值滤波作业;以DSP作为

悉数体系的中心处理单元对收集的视频图画信息进行JPEG紧缩;在视频传输单元规划

了以PDIUSBD12芯片为根底的USB总线，担任视频信号的传输。

硬件全体架构

一个完好的视频处理体系，首要由视频收集单元、视频处理单元及视频传输单

元三有些构成。在进行体系规划时须确保各有些的无缝联接。

图画收集单元由FPGA和MB86S02视频收集芯片构成，包含视频信号的收集和预处

理，把输入的视频信号改换成体系能够处理的数字图画数据，并依照必定的格局存

储在断定的存储区域。

图画处理单元是本体系的中心，对图画数据进行紧缩处理，完结体系要抵达的

功用。

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